第一次接触FPGA至今，总结的宝贵成果~

M4K RAM（4Kbit）、M-RAM（64Kbit）。

M512 RAM：适合于做到一些小的Buffer、FIFO、DPRAM、SPRAM、ROM等;

M4K RAM：符合于一般的无消费;

M-RAM：适合于做到整块至少据集的缓冲区。

Xlinx 和 Lattice FPGA的LUT可以轻松可用如此一来小的RAM、ROM、FIFO等存储机构造，这种技术被称为分布式RAM。

多余：但是在一般的构造设计之中，不提倡用FPGA/CPLD的片内天然资源可用如此一来大量的磁盘，这是附近于如此一来本的重上新考虑。所以尽可能转用内置磁盘。

8.善用芯片在表面上的PLL或DLL天然资源未完如此一来计时机的和至少、的支配系统带、复旧相等操作者

不仅重构了构造设计，并且能直接更高支配系统的准确度和岗位平稳性。

9.异步电阻机和联动1]电阻机的分野

异步电阻机：

电阻机本体逻辑学有益复合电阻机充分为了让；

异步1]电阻机的最大实用性是很难诱发特罗斯季亚涅齐；

不利于机件复旧植；

不利于快照1]归纳（STA）、必需性构造设计1]可靠性。

联动1]电阻机：

电阻机本体逻辑学是用各种计至少器机充分为了让；

电阻机主要信号、可用上新信号等都是在某个计时机沿驱动计至少器机诱发的；

联动1]电阻机可以很好的可避免特罗斯季亚涅齐；

利于机件复旧植；

利于快照1]归纳（STA）、必需性构造设计1]可靠性。

10.联动构造设计之中，平稳可靠的至少据集谐波须要遵从以下两个理论上法理：

（1）在必需计时机沿驶离前所，至少据集可用将近之前平稳了谐波寄存机的Setup一段时间之贵，这条法理简写重上新考虑到Setup一段时间法理;

（2）在必需计时机沿驶离后，至少据集可用将近还将平稳保持谐波寄存机的Hold计时机之贵，这条法理简写重上新考虑到Hold一段时间法理。

11.联动1]构造设计概要

异步计时机具体来说的至少据集转换到。

复合逻辑学电阻机的构造设计作法。

联动1]电阻机的计时机构造设计。

联动1]电阻机的延期。联动1]电阻机的延期最中用的构造设计作法是用和至少或者的支配系统的计时机或者联动计至少器机未完如此一来所无需的延期，对比不算大的和特殊时则决定的等待时间，一般用高速计时机诱发一个计至少器机，根据计至少器诱发延期;对于比起小的延期，可以用D计至少器机打一下，这样不仅可以使信号等待时间了一个计时机心率，而且未完如此一来了信号与计时机的初次联动。在可用信号谐波和缩减1]理论上余量之中可用。

另外，还有益行径级作法描述延期，如“#5 a《=4’0101;”这种中可用模拟检标定激发，但是在电阻机综合性时才会被显然，并不作极为重要延期作用。

Verilog 表述的reg型，不一定综合性如此一来寄存机。在Verilog编码之中最中用的两种至少据集类型是wire和reg型，一般来时说，wire型指定的至少据集和网线通过复合逻辑学充分为了让，而reg型指定的至少据集不一定就是用寄存机充分为了让。

12.中用构造设计思维与擅于

（1）保龄球操作者；

（2）串并转换到；

（3）DRAM操作者；

（4）异步计时机具体来说至少据集联动。是指如何在两个计时机不联动的至少据集具体来说之间可靠地透过互联到的情形。至少据集计时机具体来说不联动主要有两种情形：

①两个具体来说的计时机频带完全相同，但是相差不比较简单，或者相差比较简单但是不作标定，简写为同频角柱情形。

②两个计时机频带或许不同，简写异频情形。

两种不推荐的异步计时机具体来说操作者作法：一种是通过缩减Buffer或者其他四门等待时间来修正谐波;另一种是盲目可用计时机正负沿修正至少据集谐波。

13.理论上动态分如此一来理论上法理

（1）对每个联动1]构造设计的子理论上动态的可用上新可用寄存机（用寄存机切分联动1]理论上动态法理）。

（2）将涉及逻辑学和可以旋用的逻辑学分如此一来在同一理论上动态内（呼应支配系统法理）。

（3）将不同优化目标的逻辑学拆成。

（4）将放理论上的逻辑学归到同一理论上动态。

（5）将存储机逻辑学分立分如此一来如此一来理论上动态。

（6）合适的理论上动态至少量。

（7）最上层理论上动态极好不透过逻辑学构造设计。

14.复合逻辑学的概要

（1）可避免复合逻辑学一个系统内环（很难特罗斯季亚涅齐、涨落、1]涉冤枉等）。

应付：A.牢记任何一个系统元件须要包含寄存机;B.体检综合性、充分为了让晚调查报告的warning讯息，发现一个系统元件（combinaTIonal loops）后透过相应改写。

（2）越来越换到延期链。

应付：用的支配系统、和至少或者联动计至少器机未完如此一来。

（3）越来越换到异步正弦波诱发模组（特罗斯季亚涅齐转换如此一来机）。

应付：用联动1]构造设计正弦波电阻机。

（4）外用锁存机。

应付方式则：

A、可用完备的if…else运算符;4

B、体检构造设计之中是否含有复合逻辑学一个系统内环;*

C、对每个可用前提条件，构造设计可用上新操作者，对case运算符特设default 操作者。相比较完全机构造设计之中，极好有一个default的完全转复旧，而且每个完全极好也有一个default的操作者。

D、如果可用case运算符时，相比较构造设计完全机时，尽可能除此以外综合性理论上属性，综合性为实际上前提条件case运算符。

小擅于：复本综合性机的综合性晚调查报告，现在大多至少的综合性机对所综合性出上新的latch都才会晚报“warning”，通过综合性晚调查报告可以较为方便地解开上新无意之中转换如此一来的latch。

15.计时机构造设计的概要

联动1]电阻机推荐的计时机构造设计作法：计时机经1]计时机可用插头可用，通过FPGA在表面上仅供的PLL或DLL透过和至少/的支配系统、复旧相等修正与迭代，然后经FPGA在表面上1]计时机桥接天然资源驱动驶离芯片内所有寄存机和其他理论上动态的计时机可用末端。

FPGA构造其设计的5项拳术：模拟、综合性、1]归纳、检修、必需性。

对于FPGA构造其设计来时说，练好这5项拳术，与用好相应的EDA工具是同一全过程，相异关系如下：

1. 模拟：Modelsim， Quartus II（Simulator Tool）

2. 综合性：Quartus II （Compiler Tool， RTL Viewer， Technology Map Viewer， Chip Planner）

3. 1]：Quartus II （TImeQuest Timing Analyzer， Technology Map Viewer， Chip Planner）

4. 检修：Quartus II （SignalTap II Logic Analyzer， Virtual JTAG， Assignment Editor）

5. 必需性：Modelsim， Quartus II（Test Bench Template Writer）

掌握HDL母语虽然不是FPGA构造设计的全部，但是HDL母语对FPGA构造设计的影响贯穿于整个FPGA构造设计处理全过程之中，与FPGA构造设计的5项拳术是相辅相如此一来的。

对于FPGA构造其设计来时说，用好“HDL母语的可综合性可至少”可以未完如此一来FPGA构造设计50%的岗位——构造设计编码。

练好模拟、综合性、1]归纳这3项拳术，对于求学“HDL母语的可综合性可至少”有如下希望：

通过模拟，可以观察HDL母语在FPGA之中的逻辑学行径。

通过综合性，可以观察HDL母语在FPGA之中的物理充分为了让表现形式。

通过1]归纳，可以归纳HDL母语在FPGA之中的物理充分为了让功能性。

对于FPGA构造其设计来时说，用好“HDL母语的必需性可至少”，可以未完如此一来FPGA构造设计另外50%的岗位——检修必需性。

1. 搭增建必需性自然环境，通过模拟的行为可以检验FPGA构造设计的正确性。

2. 全面的模拟必需性可以减少FPGA操作者支配系统检修的岗位量。

3. 把操作者支配系统检修与模拟必需性作法结合上去，用检修应付模拟未必需性的情形，用模拟保证之前应付的情形不在检修之中呈现，可以增建立联系一个回归必需性处理全过程，越来越容易FPGA构造设计工程项借此维护。

FPGA 构造其设计的这5项拳术不是孤立的，须要结合可用，才能未完如此一来一个完整的FPGA构造设计处理全过程。反过来时说，通过未完如此一来一个完整的构造设计处理全过程，才能最直接苦练这5项拳术。对这5项拳术有了越来越退一步受伤害，就可以逐个深入求学一些，然后把传授给的专业知识再进一步次可用完整的构造设计处理全过程。如此每一次，就可以逐步更高构造设计水准。转用这样的循序渐退、窗台上升的作法，只要通过指导入了四门，就可以读文中自练，自我更高。

市面上出上新售的有关FPGA构造设计的文中籍为了保证构造的延续性，对 FPGA构造设计的每一个全面性拆成介绍，每一全面性虽然深入，但是由于缺少其他涉及全面性的支持，编者很难付诸在实践中，只有通读实际上文中才能对FPGA构造设计取得一个构造上的受伤害。这样的文中籍，作为工程指导指导文中不行，可以作为某一个全面性时是的参考文中。

对于上新入职的公司员工来时说，他们有时候对FPGA的构造上构造设计处理全过程有了越来越退一步受伤害，5项拳术的某几个全面性可能很厚实。但是由于某个或某几个全面性战斗能力的欠缺，限制了他们独自未完如此一来整个构造设计处理全过程的战斗能力。

入职指导的借此就是希望他们掌握构造上构造设计处理全过程，培养自我获取讯息的战斗能力，通过几个构造设计处理全过程不停的训练，形如此一来自我促退、自我的发展的良性可逆。在这一全过程之中，随着对岗位关乎的专业知识的广度和深度的受伤害逐步细致，上新公司员工的自信心也才会逐步增强，对一个人的的发展方向也才会逐步明确，才能积极主动地加入到工程工程项目之中来。

再进一步次总结几点：

1）看编码，增建框架

只有在脑海之中增建立联系了一个个逻辑学框架，认知FPGA在表面上逻辑学构造充分为了让的基础性，才能坚信为什么写如此一来Verilog和写如此一来C构造上出发点是不一样的，才能认知顺序分派母语和并行分派母语的构造设计作法上的关联性。在看到一段恰当机制的时候无论如何就让是什么样的动态电阻机。

2）用自然科学思维来重构构造设计逻辑学

求学FPGA不仅逻辑学思维很举足轻重，好的自然科学思维也能让你的构造设计化繁为简，所以啊，那些看见高至少就无能为力的童鞋无须要重视一下这四门课哦。举个恰当的例子，比如有两个32bit的至少据集X［31:0］与Y［31:0］除以。当然，无论Altera还是Xilinx都有现如此一来的幂机IP核分裂可以加载，这也是近似的作法，但是两个32bit的幂机将消耗大量的天然资源。那么有从未节省天然资源，又不不算旋杂的方式则来充分为了让呢？我们可以稍做到改写：

将X［31:0］并如此一来两一小X1［15:0］和X2［15:0］，令其X1［15:0］=X［31:16］，X2［15:0］=X［15:0］，则X1左复旧16位后与X2乘积可以得到X;举例来说将Y［31:0］并如此一来两一小Y1［15:0］和Y2［15:0］，令其 Y1［15:0］=Y［31:16］，Y2［15:0］=Y［15:0］，则Y1左复旧16位后与Y2乘积可以得到Y;则X与Y的除以可以生成为X1和X2 分别与Y1和Y2除以，这样一个32bit*32bit的幂迭代转换到如此一来了四个16bit*16bit的幂迭代和三个32bit的平方根迭代。转换到后的租用天然资源将才会减少很多，有兴趣的童鞋，不妨综合性一下再进一步来，再进一步来两者差多少。

3）计时机与计至少器机的关系

“计时机是1]电阻机的实际上” 这句话不算经典了，可以时说是FPGA构造设计的本堂。FPGA的构造设计主要是以1]电阻机为主，因为复合逻辑学电阻机再进一步怎么旋杂也变不出上新不算多花样，认知上去也不没不算多瓶颈。但是1]电阻机就不同了，它的所有动作都是在计时机一拍一拍的节奏下趋向触发，可以时说计时机就是整个电阻机的实际上，支配不算差，电阻机动态就才会动荡不安。

打个比方，计时机就相当于人体的心脏，它每一次的抽搐就是触发一个 CLK，向身体的各个机官供血，维持着机的情况下维修保养，每一个机官体统情况下岗位常是组织细胞的构如此一来，那么计至少器机就可以称之为理论上模组组织细胞。1]逻辑学电阻机的计时机是支配1]逻辑学电阻机完全转换到的“的动力装置”，从未它1]逻辑学电阻机就不作情况下岗位，因为1]逻辑学电阻机主要是为了让计至少器机存储机电阻机的完全，而计至少器机完全转换到无须要计时机的上升或下降沿！由此可见计时机在1]电阻机之中的本体作用！

再进一步次恰当时说一下体才会吧，看做到上去就多在实践中、多反思、多询问。在实践中出上新真知，看100遍别人的方案不如自己去在实践中一下。在实践中的的动力一全面性来自兴趣，一全面性来自负荷，我一个人觉得后者越来越举足轻重。有无消费才会很难形如此一来负荷，也就是时说极好能在实际的工程项目合作开发之中锻炼，而不是为了求学而求学。

在在实践中的全过程之中要多反思，多想想情形出上新现的因素，情形应付后要多询问几个为什么，这也是长处积攒的全过程，如果有写如此一来工程项目日志的生活习惯越来越好，把情形及因素、应付的急于都写如此一来退去。再进一步次还要多询问，遇到情形探究后还未获应付就要询问了，毕竟一个人的力量是极少的，询问朋友、询问搜索引擎、询问网路上都可以，一篇撰文、朋友的点拨都可能希望自己快速应付情形。

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