3D芯片时代，这个关键问题要重视

互联相连电阻器率和可靠功能性的更为重要和紧急更为重要问题，该行业加快步伐在新材料和新材料特别借此突破。

平面图1.MOSFET当中的幼虫R&C

简而言之，元件图层但会归因于成本很低，尤其是在模拟、很低速 IO 或 RF 电感器特别。外观设计成本很低和制造者成本很低使来作单片 SoC 的成本增加。通过多个小闪存的嵌入自造成进行闪存分解是自然方向上(the natural path）。

由于3D-IC的占有优势，主要处理器外观设计制造者商今日正朝着 3D 闪存自带的方向拓展。3D-IC运用于程度相连和纵向移位的表现形式，通过不尽相同材料和嵌入很低成本在大得多闪存上制造者的量化核心、快速器、磁盘、缓存、IO、电感器负责管理功能(function)可以像乐很低积木一样零碎在一起。每个功能都针对负载、安全功能性和区域内进行了优化。我们刚刚半世纪标准化小闪存终端和 3D 自带方式上(flow)。短期内，专有应对计划即使如此流行。

可以预见，不尽相同于MOSFET的新很低成本将逐渐出现。例如，隧道 FET (TFET) 或电阻器式 RAM (RRAM) 等新很低成本可能但会共存或替代原有 DRAM，以增加偏很低功耗和截获。很低成本迁往但会运用于进化方向上(evolutionary path)变成另一种负载、热、传输流速或图层成本更是很低的很低成本，而不但会突然独立近现代上颇为成功的 MOSFET 很低成本。3D-IC快速了RRAM、TFET、弹功能性体、光次子学等新很低成本的运用于。

3D-IC 自带的主要占有优势是更是好的互联相连能效，缩减回访提前。3D移位受允许夙着缩减块间布直通距离。在量化核心郊外放于置更是多磁盘可以让 CPU 增加安全功能性，因为总布直通间距缩减了，磁盘回访传输流速和提前也因此大大增加。例如，片外存储器回访能量密度近为 10+pJ/bit，回访提前近为 100ns。由于更是很低的嵌入内(in-package)资料传输流速，提前增加了。

3D 自带很低成本当；还有一些成分(ingredients) 可以在各种应用于当中排列转变成各种各样的 2.5D 或 3D 结构。根本原因说，这些很低成本见下文可以分为两类：一是纵向相连，例如晶片上闪存、晶片上晶片，用于 uBump、键合或复合/硅通孔 (TIV/TSV) 将两个不尽相同的闪存相连在一起。程度相连依赖通过薄膜或对等层的布直通来相连两个闪存。不尽相同的产品运用于有机对等层、硅对等层、硅桥、RDL（重新布直通层）over Molding或衬底路直通等各种布直通介质(wiring media)。更为重要外观设计考虑因素是反射率、损耗、串扰、成本很低和可制造者功能性。对等层介电常数、凸块夹角/宽度、直通最宽处/夹角和 TIV/TSV 直径/相较但会严重影响互联相连反射率和电气安全功能性。有机内插器（organic interposer）可借助更是很低的传输流速。有源内插器（active interposer）可能但会但会为安全功能性透过额外的优点。

III.微操纵器闪存到闪存互联相连的外观设计

在这里，我们专注于闪存到闪存 (D2D) 互联相连很低成本，以应对闪存管理系统设计的面对。D2D 互联相连外观设计有 3 个主要的 FOM（品质因数）：直通（或区域内）传输流速反射率、再生能源成本和提前。对于侧边 D2D 相连电感器，目前直通传输流速反射率(shoreline bandwidth density)>1Tbps/mm，并且还在急剧增很低。传输流速反射率最终受限于闪存几何学形状的化学近束（例如直通最宽处度和凸块夹角），以及连通插入损耗和串扰造成的安全功能性近束。在程度情形，我们的目标是 1.2-2.0 毫米的连通区域内。更是长的覆盖区域内是可能但会的（例如：更是偏很低的资料流速、连通均衡、有源内插器(active interposer)或误判检测和纠正），但不惜一切是更是偏很低的传输流速反射率、更是长的处理提前或更是很低的负载 。对于纵向 D2D 相连电感器，F2F 互联相连的 D2D 互联相连间距几乎可以仅仅，而 F2B 互联相连的 D2D 互联相连间距则偏很低于 100um。前面我们展示出了针对程度自带和纵向自带微调的两个 D2D 终端的外观设计，同时考虑了上述三个 D2D 互联相连 FOM。

程度 D2D 互联相连：平面图 2（左）是并行 PHY 终端的很低级电感器框架，在 TSMC 的 N7/N5/N3 材料当中借助了发帖瞬时，作为背书程度 D2D 相连的框架 IP。该外观设计以前是通过N7的的测试闪存借助的。该管理系统已经过重新框架，以增加客户的再生能源成本和直通传输流速反射率(shoreline bandwidth density)。硅对等层(silicon interposer)上背书的第二大连通间距可达 2mm。基本短剧被称作连通，由1个公共连通和4个次子连通一组。公共连通有数相关联功能，例如瞬时填充、简介填充和适配器意义校准(driver implication calibration)。每个次子连通有 40 个 Tx 连通(lane)和 40 个 Rx 连通，以及一个瞬时短剧。PHY 背书 2.8-8Gbps 的资料流速。这使得每个连通每个方向的第二大总资料传输流速为 1280 Gbps。每个次子连通当中的分块有两个额外的连通(lane)。如果在 Tx 和 Rx 传输对二者之间的任何地方引发制造者弱点，则可以酪氨酸分块连通来修复弱点。为防止不必要的开销，每 20 个连通当中只有 1 个弱点是可修复的。可以禁用不必修复的次子连通或连通，但同时要将之外降级背书更是少的资料传输流速。瞬时短剧在一个次子连通当中的 40 个 Rx 和 40 个 Tx 资料连通二者之间相关联。在瞬时短剧当中，在 Tx 瞬时方向上和 Rx 瞬时方向上当中分别有一个 DCC（占空比校正）电感器跟随一个去反向相交(deskew loop)。发送去反向相交(transmit deskew loop)用来作将 SoC 瞬时具体来说与PHY 瞬时具体来说一致，发送到去反向相交用来作将采样瞬时与发送到资料白点平面图当中心一致。平面图 2（左）是两个小闪存二者之间 D2D 终端的化学借助，有 3 种可能但会的系统设计（4+1、2+1 和 1+1）。首选用于情况是 4+1（4 个次子连通和 1 个公共连通），这是最减碳的，但也背书 2+1 和 1+1 以做到对资料传输流速并不需要不太很低的应用于。凸块夹角为 40 微米。只不过上，每个 Tx 或 Rx 电感器可以进占一个凸块上端的之外区具体来说。凸块上端的其余区具体来说用来作瞬时重新分配或去不必逆电容器。PHY 的电感器从两侧（平面图 2 左平面图附注的顶上和底部）透过。用来背书电子元件级 KGD（已确定较好闪存）的测试期间探针特(probe card)的探针盖(probe-pad)更是大。每列有 12 个波形凸块，每个凸块接入速度很低达 8Gbps。去掉用来作边带握手(side bands handshaking)、连通分块的一些突起，每个连通借助的直通传输流速反射率(shoreline bandwidth density)为 1.78Tbps/mm，能效为 0.36pJ/bit，区域内为 1440x1010um²。

平面图 2. 程度 D2D 互联相连

（左：电感器框架，左：连通平面平面图）

纵向 D2D 互联相连：各种 3D 闪存同构是可能但会的。平面图3夙示了技术3D 自带当中的多层闪存移位片中。外形宽度（布直通间距、键合夹角和 TSV 直径）越来越日益轻盈和小。本外观设计当中贴片夹角为9um。由于缩减了 D2D 互联相连间距 ( 平面图 3. 纵向闪存移位

平面图 4. 纵向闪存到闪存互联相连

（左：电感器框架，左：连通平面平面图）

IV.电感器外观设计和安全功能性优化

平面图 5 是 Rx、Tx电感器和 Rx 简介填充电感器。Rx 用于基于传统放于电转换成器的级联进行资料采集，简介负载可通过 7 位电流 DAC 进行可调。Tx 适配器是偏很低压摆幅 NMOS 适配器，VDDQ 偏很低至 0.3Volt，以增加适配器负载和串扰。

平面图 5. Rx 和 Tx 的电感器借助

平面图 6 夙示了去反向相交(deskew loop)，它由一个用来作 8 相瞬时填充的 DLL（提前锁定相交）和一个用来作瞬时正弦微调的 PI（正弦内插器）一组。DLL 从用来作 Tx 的 ADPLL 给予其转换成瞬时，并从 Rx_DQS(来自其他闪存的发帖瞬时)给予转换成瞬时，。来自 DLL 的 8 相瞬时馈入 CMOS PI。PI 瞬时重新分配给 Tx（或 Rx）的瞬时树，瞬时树的端点也除此以外到 PI 操纵开关当中的 PD，自愿功能性瞬时端点与瞬时 Φx 正弦偏移。发送去反向 DLL 的 Φx 来自 SoC 瞬时具体来说，它可能但会来自 PHY 当中的 ADPLL 或来自 SoC 当中的不尽相同 PLL。发送到去稍稍相交的 Φx 来自 8 相瞬时引发器的 Φ2，以创建与 Rx_DQS 的 90 度透射，从而受允许发送到瞬时与 Rx 资料白点平面图当中心偏移。PI 和 DLL 相交线性以位数方式借助。

平面图 6. 去反向相交(Deskew Loop)

带有提前 T（T 是 DLL 转换成瞬时周期短时间）的提前元件的差分可以暗示为 exp(-Ts)。平面图 7 (a) 是一个时域化的 DLL，其当中一致夙示了提前元件。从谐波传输的角度来看，DLL 是转换成瞬时谐波的单线线性，在 DLL 传输流速郊外有轻微的出现异常转换成。在平面图 7 (b) 当中，我们透过了一个更是详述的 8 相 DLL 基本概念，其当中提前元件及其操纵增益级分为 8 段。这更是准确地三维了主体出现异常差分。平面图 7 (c) 是 PI 操纵开关。可以除此以外地管理系统功能性主体出现异常差分。平面图 8（左）夙示了 8 个输出正弦vs DLL 转换成正弦的出现异常差分。平面图 8（左）夙示了 DLL + PI 差分的主体出现异常传输，取决于所选的 DLL 正弦（Φ1...Φ8）。很明夙，去反向相交但会转换成出现异常，从而造成了发帖瞬时管理系统当中的出现异常监控不完整。期望情形，如果我们忽略提前元素（即 exp(-Ts) = 1），则去稍稍相交是一个单线线性。因此，到去反向相交转换成的发帖瞬时出现异常（有数随机出现异常和电感器出现异常）将完全由资料发送到器端的资料方向上上的出现异常监控，正如发帖瞬时框架所期望的那样。请注意，DLL 和 PI 本身也但会归因于谐波，但谐波可以仅仅，因为偏置缓冲区的较浅仅为近 10 个偏置较浅。DLL 提前直通的电感器谐波由 DLL 摩托罗拉，由 PI 相交偏很低通。如果 DLL 和 PI 相交二者之间存在传输流速失准，则 DLL 提前直通上的一些电感器谐波取样可能但会但会截获到 PI 输出。PI 的电感器谐波通过摩托罗拉到输出端。出现异常严重影响是相似的。基于上述管理系统功能性，瞬时出现异常、PVT 反向和电感器减少将主要由去反向相交监控。瓦解出现异常，有数出现异常转换成之外、DLL 和 PI 自身归因于的 Dj 和 Rj，以及瞬时和资料方向上不匹配造成了的 Dj，但会侵蚀白点平面图计算公式，是管理系统支出的一之外，通过行为可视化三维。

平面图 7. 时域基本概念 (a) 传统 DLL (b) 带有提前元件的 8 相 DLL 基本概念 (c) PI 相交时域基本概念

平面图 8. 去反向相交的出现异常传输（左：从 DLL 瞬时转换成到 8 相输出的出现异常，左：主体去反向相交出现异常传输）

电感器重新分配互联对电感器完整功能性很重要。才会尽量缩减电感器板、薄膜、对等层和闪存上电感器互联的 IR 电容。在上电/断电和电感器负责管理期间，板载、嵌入、插入器上(on-interposer)和/或片上去不必逆电容器是抑制负载纹波所需要的。平面图 9 夙示了程度裸片到裸片互联相连的供电互联安全功能性，带有各种去不必逆电容器选项：无去不必逆电容器、带有 TDC（顶上裸片电容器）、eDTC（系统设计较浅沟槽电感器）或 TDC 和 eDTC 的组合。基本上，有数片上 MOSCAP 和 MOM（锑金属在）电容器的 TDC 对很低频谐波最有效。另一特别，eDTC 的电容器反射率大近比 MOM（锑金属在）电容器很低 30 倍，但由于更是很低的 ESR（有效串联电阻器），可能但会不带有较好的很低频特功能性。为了借助 20mVpp 的目标负载谐波，eDTC 在此特定外观设计当中成本最很低。这让用于更是少的片上decap来降低 PHY区域内成可能但会。值得注意的是，如果用于的片上去不必逆电容器不足，则通过片上 P/G 互联的动态 IR 电容可能但会但会助长串扰。平面图当中未夙示的 MIM（金属在复合体金属在）也是很差的decap选择。其电容器反射率是 MOM 电容器的 3 倍至 10 倍，ESR 位于 TDC 和 eDTC 二者之间。

平面图 9. 不尽相同去不必逆电容器的负载传输特功能性和电感器谐波

连通优化是 3D-IC DTCO（外观设计和很低成本组织化优化）的一之外。用来作程度 D2D 互联相连的嵌入（外观设计 1 平面图 10）带有很低达 11mVrms ICN（自带串扰谐波），FEXT/NEXT 为 -27dB，尽管对等层当；还有电感器/接地链接，如剖面平面图附注平面图 10。这不是 8Gbps 资料流速的更为重要问题。然而，为了将直通传输流速反射率(shoreline bandwidth density)增加到 16Gbps 或 32Gbps（白点很低和白点最宽处亦非为压缩），并不需要改善串扰谐波。平面图 11 夙示了 Design2。添加电感器/接地链接凸块可将串扰改善 8dB 以上。随着我们增很低每连通资料流速，直通传输流速反射率(shoreline bandwidth density)将增很低，我们尽可能在 28Gbps 连通流速下借助 7Tbps/mm 的最大值传输流速反射率（平面图 12）。然而，由于插入损耗和串扰好转，很低连通流速 (32Gbps) 下的传输流速反射率越来越更是差。在更是很低的资料流速下，我们才会缩减连通(lane)较浅，这但会增加直通吞吐量(shoreline throughput)。

平面图 10. D2D 互联相连串扰缩减（凸块顶视平面图和对等层剖面平面图）

平面图 11. 串扰和插入损耗

平面图 12.直通吞吐量(Shoreline throughput)

由于夹角小（程度互联相连为 40um，纵向互联相连为 9um），因此无法直接探测闪存到闪存互联相连。内置自检电感器是检查电感器质量的必备用以，有数良率筛选和接入计算公式。平面图 13 夙示了 8Gbps 互联相连的基于误码率的白点平面图扫描。在与其他小闪存自带之前用来作筛选 KGD（已确定较好闪存）的电子元件级的测试，以及用来作筛选 KGS（已确定较好管理系统）的嵌入组件的测试是用来作硅后证明的 DFT 框架设施的一之外。来自 KGD/GDS 的有弱点的零件通过前面提到的分块连通进行修复。

平面图 13.片内白点裕量的测试(On die eye margin test)（在 VDD=0.75 和 VDDQ=0.3 时校准）

V.咨询与结论

平面图14是程度互联相连和纵向互联相连的闪存夙微平面图。8Gbps 版本是独立 IP 证明用以当中带有生产价值的外观设计（相较其当中的的测试闪存），主要注意电感器和波形完整功能性以及连通外观设计组织化优化。纵向 D2D 互联相连外观设计用来作复杂的 3D 移位，用来作 3D 嵌入和材料 DTCO。

平面图 14. 闪存到闪存互联相连的夙微照片

（左：程度，左：纵向）

平面图 15 是上述 8Gbps 程度 D2D 互联相连的电子元件级 KGD 的测试的负载和取样 schmoo 平面图。在此不久，并不需要将 Vcc_mim 增加到 0.82Volt 才能无误判。这是由探针特针上的电感器减少和 IR 减少以及内部电感器减少（仅严重影响的测试逻辑）造成的负载纹波的较浅层次。当资料传输户外活动被顺序诱发时，Vcc_mim 增加到 0.7V。通过微调采样瞬时位置，可以在 Vcc_min 为 0.64V时全面性增加裕量。研究团队管理系统功能性说明，探针的 IR 电容但会消耗 30mV 的负载计算公式。对 16Gbps 纵向 D2D 互联相连进行了类似的裕量的测试（平面图 16）。

平面图 15. 负载和取样 Schmoo 平面图 (8Gbps)

平面图 16. 负载和取样 Schmoo 平面图 (16Gbps)

如果 PDN 互联不健壮(robust)，供应减少可能但会是一个造成了的安全功能性更为重要问题，如之前 shmoo 平面图当中的边际损失附注。平面图 17 夙示了主负载具体来说上的校准电流逐渐上升并稳定地降至稳态，很难明夙的扰动。

平面图 17. 连通交错通过顺序酪氨酸资料连通来缩减负载纹波

在我们的借助当中，我们对发送资料终端用于去反向循环来防止额外的 Tx FIFO 提前。我们尽可能借助 4ns 的总传输提前。除非我们同步两个互联相连小闪存的瞬时具体来说，否则我们无法防止 Rx FIFO。其他类型的瞬时框架可用来作大于化瞬时/资料方向上失配，同时缩减稍稍和出现异常严重影响。

如上所述，纵向闪存到闪存互联相连不受凸块允许，不尽相同于程度闪存到闪存互联相连。随着电子元件键合很低成本向更是亲密的键合夹角拓展，更是简单的互联相连同构可能但会比第 III 节对等绍的框架亦非为减碳和带有更是偏很低提前。通过更是亲密的键合夹角和更是小的键合电容器，除此以外连通(lane)的资料流速可以增加到 2Gbps 或更是偏很低，从而受允许对闪存到闪存一个大电感器用于简单的偏置缓冲器，而瞬时具体来说一个大则用于常规级联。可以消除有数瞬时短剧和去反向相交在内的所有开销。即使如此并不需要增加额定值的 ESD 结构。、尽管除此以外连通的资料流速较偏很低，但由于更是很低的键反射率，可以借助更是很低的区域内传输流速反射率和更是好的再生能源成本。在适当的的管理系统支出和包涵闪存的管理系统可视化的设法下，整个 PHY 终端可以由 CAD 用以则会处理。平面图 18 夙示了今后 3DIC 互联相连的大环境。用于的品质因数是传输流速/能量密度成本比。串行 IO 将覆盖 2.5D 互联相连，连通可达近 2mm。当凸块夹角近为 25um 时，串行 IO 有利于纵向闪存移位计划。通过降低夹角和连通区域内 (~100um)，位数 Lite-IO（即 CMOS 偏置）借助了 100 倍的传输流速/能效比。

平面图 18. 3DIC 互联相连的大环境

总之，我们提出了 3DIC 时代的外观设计面对。CMOS 图层悄悄接近其化学亦非限。3D-IC 是一种使量化管理系统尽可能分解为不尽相同很低成本节点当中的许多小闪存的使能很低成本，并且由于缩减了互联相连距离和增很低了互联相连传输流速，还透过了更是好的负载、安全功能性、区域内和成本很低特别的优点。我们展示出了两种用来作程度和纵向 D2D 自带的互联相连很低成本，带有世界一流的能效和传输流速反射率。我们展示出了程度 D2D 互联相连的最大值传输流速反射率可以降至 7Tbps/mm。纵向 D2D 互联相连的传输流速反射率将随着键距的降低而继续增长。

与原有很低成本状态的相当如表 1 附注。

表1. 安全功能性相当

作者

Shenggao Li, Mu-shan Lin, Wei-Chih Chen, Chien-Chun Tsai, Cheng-Hsiang Hsieh

TSMC Inc.

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